首頁(yè) 猿問(wèn) 為什么在編譯的時(shí)候，第二種會(huì)報(bào)wa...

為什么在編譯的時(shí)候，第二種會(huì)報(bào)warning？

算法與數(shù)據(jù)結(jié)構(gòu)

慕慕森 2023-02-17 16:18:46

用verilog寫(xiě)一個(gè)module：module(A,B,C)input A;input B;input C;wire A; wire B;reg C;endmodule 和module(input A,input B, output C)wire A; wire B;reg C;endmodule 應(yīng)該是一樣的吧？但是為什么在編譯的時(shí)候，第二種會(huì)報(bào)warning：Redeclaration of ansi port A, B, C is not allowed 而第一種卻不會(huì)報(bào)？我用的是xilinx 12.3

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2 回答

肥皂起泡泡

TA貢獻(xiàn)1829條經(jīng)驗(yàn) 獲得超6個(gè)贊

每個(gè)人有自己的編程習(xí)慣啊呵呵我就喜歡把input output的聲明寫(xiě)在端口里和樓主一樣沒(méi)什么問(wèn)題；也就是說(shuō)樓主的兩種寫(xiě)法都可以，自己習(xí)慣，看著順眼就好。但是樓主的語(yǔ)法有問(wèn)題，當(dāng)然就報(bào)錯(cuò)了；
報(bào)錯(cuò)告訴你重復(fù)定義了。神馬原因涅？因?yàn)閙odule(input A,input B, output C)中的input A,input B, output C就已經(jīng)是對(duì)信號(hào)定義了，你下面再寫(xiě)wire A; wire B;reg C當(dāng)然重新定義了。
你可以這樣寫(xiě)
module(input A,input B, output reg C) //(輸入wire型不用寫(xiě))
endmodule
是不是覺(jué)得這樣寫(xiě)比第一種更加簡(jiǎn)潔明了吶~~~

反對(duì) 回復(fù) 2023-02-20