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具體情況如下，是有關(guān)EDA設(shè)計(jì)的問(wèn)題，麻煩大佬看看~

設(shè)計(jì)模式操作系統(tǒng) React

紅糖糍粑 2022-01-07 11:07:20

我在做EDA設(shè)計(jì)時(shí)下面這個(gè)語(yǔ)句不能被綜合請(qǐng)問(wèn)怎么改？？repeat（2）@（posedge clk）;這個(gè)語(yǔ)句在下面這個(gè)程序段中always@(state or x)begincase(state)s0:if(x)next_state=s1;elsenext_state=s0;s1:beginrepeat(`Y2RDELAY)@(posedge clock);next_state=s2;ends2:beginrepeat(`R2GDELAY)@(posedge clock); next_state=s3;end s3:if(x)next_state=s3;elsenext_state=s4;s4:beginrepeat(`Y2RDELAY)@(posedge clock);next_state=s0;enddefault:next_state=s0;endcaseendendmodulerepeat(`Y2RDELAY)@(posedge clock);這條語(yǔ)句怎么替代

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2 回答

陪伴而非守候

TA貢獻(xiàn)1757條經(jīng)驗(yàn) 獲得超8個(gè)贊

你也就是想讓下面的語(yǔ)句執(zhí)行2次對(duì)吧，可以用計(jì)數(shù)器實(shí)現(xiàn)。程序開始計(jì)數(shù)器初值賦0；比如說(shuō)S2狀態(tài)可以像下面這樣寫：
s2:begin
if(cnt==1)
begin
cnt<=0;
next_state<=S 3;
end
else
begin
cnt<=cnt+1;
next_state<=S2;
end
end

反對(duì) 回復(fù) 2022-01-10

慕工程0101907

TA貢獻(xiàn)1887條經(jīng)驗(yàn) 獲得超5個(gè)贊

always@(state or x)
這是個(gè)組合邏輯電路
然后你在內(nèi)部用 @(posedge clock)這是個(gè)時(shí)序邏輯電路

你還是沒(méi)理解代碼與硬件映射的關(guān)系
請(qǐng)參考標(biāo)準(zhǔn)狀態(tài)機(jī)寫法
always@（posedge clock or negedge reset_n）begin
if( !reset_n)
CurrState <= 4'b0;
else
CurrState <= NextState;
end

always@(*) begin
NextState = CurrState;
case(CurrState)
State0:
if(...)
NextState = State1;
State1:
if(...)
NextState = State2;

....
default: ....;
endcase
end